1. 모집 대상 : IDEC 참여교수의 연구와 교육을 위한 칩 설계 (산업체 관련 IP는 참여가 제한되며, 적발시 지원금 환수)
2. 지원 내역 : 칩제작비용의 70%(최대 1,900만원 지원, 연구실 최소 부담금 : 300만원)
3. 지원가능 공정 : 연구실에서 선정하는 희망공정(TSMC, Global Foundry, 삼성 28nm 등) * Fab-in 가능 시기 : 2019.10.21 ~ 2020.02.10 * 삼성 공정 설계 참여 희망 시, IDEC 서버를 통해 설계를 진행하여함 (28nm/65nm)
4. 모집 일정
모집 기간
평가 기간
선정 발표
2019.09.16(월)까지
2019.09.17(화) ~ 09.29(일)
2019.10.02(수)
5. 지원팀으로 선정 시 의무사항 (1) 사사문구에 IDEC 지원임을 표기 (2) IP 내용 소개(*Fab-in 후 1주 이내 IDEC 홈페이지 IP Library 게시판에 제출) (3) CDC, JICAS, 결과보고서 제출(Fab-out 후)
6. 선정 방법 : IDEC 홈페이지에 제출한 설계 회로설명서를 참여팀 교수님 및 평가위원의 평가를 통하여 지원여부 결정